首届 RISC-V 中国峰会于本周在上海科技大学举办，在本届大会上，中科院大学教授、中科院计算所研究员包云岗，发布了开源高性能 RISC-V 处理器核心 —— 香山。他表示，目前 CPU 领域还没有一个像 Linux 那样的开源主线，因此研发团队判断，业界需要一个开源的高性能 RISC-V 核，既能被工业界广泛应用，又能支持学术界试验创新想法，目标是像 Linux 那样至少存活 30 年。
香山是在中科院计算所、鹏城实验室的支持下，通过中国开放指令生态（RISC-V）联盟联合业界企业一起开发一款开源高性能 RISC-V 处理器核，首个量产版本“雁栖湖”计划于今年7月流片，采用台积电28nm工艺。
包云岗称，该项目经过了一年多的准备工作，建立团队并申请经费。2020 年 6 月 11 日，香山在 GitHub 上建立了代码仓库。团队在 1 年的时间里，25 位同学和老师参与了香山的开发，提交了 3296 次代码，总行数 5 万余行，具有 400 多个文档。
香山是一款开源 RISC-V 处理器核，它的架构代号以湖命名。第一版架构代号是“雁栖湖”。这款处理器的 RTL 代码于 2021 年 4 月完成，计划于 7 月基于 TSMC 28nm 工艺流片，目前频率为 1.3GHz。
第二版架构代号是“南湖”，这是向建党 100 周年致敬。“南湖”计划在今年年底流片，将采用中芯国际 14nm 工艺，目标频率是 2GHz。
具体来看，“雁栖湖”架构是一个 11 级流水、6 发射、4 个访存部件的乱序处理器核。在发射宽度上已经可以和一些 ARM 高端处理器核相当，但还未进行充分优化，因此实际性能还有不小的差距。包云岗教授的团队希望未来通过持续迭代优化（“南湖”-->"X 湖"-->"Y 湖"-->……），性能达到 ARM A76 的水平。
2020 年，团队基于 Chisel 完成了一款 8 核标签化 RISC-V 处理器的测试流片，采用了台积电 28nm 工艺。研发人员基于 GitHub CI 构建了一套流程化的自动回归测试框架，这款测试芯片于 2020 年 9 月起，成功在 FPGA 上启动 Linux/Debian 系统。
“香山”处理器核的开发的重要决策之一，是选择了敏捷设计语言 Chisel，原因是开发效率远高于 Verilog，实现相同的功能，Chisel 代码量仅为 Verilog 的 1/5。
“香山”开发过程中的另一个重要决策便是：高度重视构建支持敏捷设计的流程与工具。这为芯片的开发提供了科学的流程，保证了成功率。此外，研发团队还开发了十余种各具特色的工具，支撑起这套敏捷设计流程。
IT之家了解到，目前香山正在进行下一代架构“南湖”的开发，目标是今年年底流片，基于中芯国际的 14nm 工艺，频率达到 2GHz，SPECCPU 分值达到 10 分 / GHz，支持双通道 DDR 内存以及 PCIe、USB、HDMI 等更多功能。
官方表示，香山处理器核心的研发得到了北京智源人工智能研究院的支持，北京微核芯公司资深专家的支持。在第二期，还将联合字节跳动、ESWIN、优矽科技等合作伙伴共同开发。
